Fab 공정의 한계와 Advanced 패키징

Fab 공정의 한계

요즘 기사를 보면 파운드리 업체들의 Fab node 기술인 나노 경쟁이 치열하다. 최근 삼성전자가 세계 최초로 3 나노 공정 양산을 시작했다고 한다. 그러나 TSMC의 3 나노와 같은 성능이 아니며, 수율이 안 좋다는 얘기도 나오고 있다. 이 나노 앞의 숫자가 작을수록 회로 선폭이 좁아 더 미세하게 설계가 가능하고, 높은 성능을 낼 수 있음을 의미한다.


그런데 몇 가지 문제가 있다. 회로 선폭이 좁아지는 것은 좋은데, 이게 무한정 작아질 수 있을까? 그리고 공정이 미세화되면 수율 (Input 대비 Output의 양품 비율)이 그대로 유지될 수 있을까요? 고난도의 미세 공정으로 갈수록 수율이 낮아지고 있고, 기술 개발 속도가 느려지면서 비용이 상승한다. 또한 개발에 쏟아부은 시간과 비용에 비해 성능이 그만큼 높아지지 않는 한계를 보이고 있다.

패키징 기술의 변화

이러한 Fab 공정의 한계 때문에 최근 패키징 기술의 중요성이 대두되고 있다. 반도체 웨이퍼를 다루는 Fab공정의 한계를 후공정인 패키징에서 해결할 수 있기 때문이다. 실제로 글로벌 반도체 회사 인텔, AMD가 Advanced 패키징 기술 로드맵을 발표했고 최근 출시된 CPU, GPU에 적용하고 있다.

기존의 패키징은 하나의 칩에 CPU, Memory controller 등 여러 가지 기능을 넣어 기판과 연결했다. 그러나 여러 가지 기능이 추가되면서 칩 사이즈가 점점 커지게 되었고, 사이즈가 커지면서 수율이 안 좋아졌다. 이런 문제점 때문에 칩 사이즈를 줄여 작게 만들었고, 각각 다른 기능을 가진 여러 개의 칩을 붙여 연결하는 Chiplet 구조로 변화하고 있다.

 

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반도체 후공정, 패키징

여러 개의 칩으로 쪼개는 대신 서로 연결을 시켜줘야 한다. 서로 신호를 주고받아서 (Interconnection) 기능을 활성화시키기 위함이다. 그래서 글로벌 반도체 회사들은 이종 칩 간의 Interconnection을 어떻게 구현할지에 대한 고민과 함께 여러 가지 제품을 개발하고 있다.

2D, 2.5D, 3D 패키지 구조 (Nordson)

위 그림과 같이 하나의 칩에서 여러개의 칩을 하나의 기판에 실장 하는 형태로 변화해 왔다. 따라서 패키지 크기가 커지고, 칩이 많아지다 보니 공간을 줄이기 위해 이제 칩을 위로 쌓는 3D형태로 진화하고 있다. 2.5D의 경우 칩과 기판 사이에 인터포저라는 중간 매개체가 들어가는데, 이건 칩과 칩, 칩과 기판 사이를 상호 연결해 주는 (Interconnection) 역할을 한다.


2D : 기판(1D) + 칩(1D)
2.5D : 기판(1D) + 인터포저 (0.5D) + 칩(1D)
3D : 기판(1D) + 칩(1D) + 칩(1D)

 

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인텔의 Advanced 패키징

 

Intel 패키징 로드맵

- EMIB (Embedded Multi-die Interconnect Bridge)

기판에 조그만 Silicon bridge를 심어서 기판 위의 메인 칩들을 연결시키는 방법이다. Si bridge가 인터포저 역할을 하므로 2.5D 패키지에 속한다. 2017년 양산을 시작했고, 기판 업체에 Si bridge를 Embedding 하여 납품하면 패키징을 진행한다. EMIB는 특허로 인해 다른 회사에서 이 방식을 적용하지 못하고 있다.

-장점 : 크기가 작은 Silicon bridge를 사용하기 때문에 인터포저 대비 가격 저렴
-단점 : Silicon bridge embedding 으로 인해 기판 제작 수율이 일반 기판보다 낮음



- Foveros

로직 칩과 메모리 칩을 위로 쌓아 올리는 3D 패키징이다. 2.5D와 유사해 보이지만 패키지 기판 위에 실장 된 것은 단순한 인터포저가 아니라 자체 기능을 가지고 있는 Logic 칩이다.

AMD의 Advanced 패키징

 

AMD 패키징 로드맵

- 2.5D

Silicon interposer 위에 여러 개의 칩을 실장 하여 상호 연결한다. 그러나 칩 개수가 늘어남에 따라 인터포저가 무한정 커질 수는 없기 때문에 칩을 위로 쌓아 올리는 3D 방식으로 변화하고 있다.

-장점 : 약 7년간의 양산 경험으로 어느 정도 신뢰성 Data가 확보되어 있다.
-단점 : Silicon 자체가 비싸고, Si 인터포저의 TSV 공정은 파운드리 기술이 필요하므로 높은 비용과 클래스 관리가 필요하다.

 

- EFB (Elevated Fan-out Bridge)

인텔 EMIB와 유사한 방식. EMIB의 낮은 기판 수율 문제를 개선할 수 있고, 특허도 피할 수 있다. 또한, 기존 Filp
chip 패키징 공정을 그대로 이용할 수 있다.

-장점 : 기존의 기판 제조 공정과 Flip chip 패키징 공정 사용 가능 (EMIB에 비해 높은 수율)
-단점 : OSAT 회사나 TSMC에서 Si Bridge와 칩을 연결시키고, Molding 하는 공정이 필요하다. 이 부분에서 수율이 떨어질 수 있다.

 

- 3D V-cache

칩을 위로 쌓아 올리는 3D 방식을 적용한 제품도 출시했다. 인텔의 Foveros와 유사한 구조. 칩과 칩을 붙여야 하기 때문에 Chip to Chip Bonding 기술의 중요성이 커질 것으로 보인다.

TSMC의 Advanced 패키징

 

TSMC도 다양한 Advanced 패키징 라인업을 가지고 있습니다. 2.5D 구조의 CoWoS (Chip on Wafer on Substrate) 중에서는 많이 대중화된 Si 인터포저, 낮은 비용의 RDL 인터포저, Si bridge를 기판에 Embeding 하는 방식 모두 패키징 할 수 있다. 뿐만 아니라 기판을 사용하지 않는 Fan-out 패키징도 가능하다.


갑자기 파운드리 회사가 생뚱맞게 패키징 로드맵을 발표하나 생각될 수 있지만 TSMC는 패키징 기술을 선도하려는 목적이 있다. Fab공정부터 패키징까지 다 해주면서 고객인 팹리스 회사를 편하게 해 주기 위함이다. 고객 입장에서는 처음부터 끝까지 다 해주니 SCM(공급망 관리)이 편하고 신경 쓸 것도 줄어든다. 이렇게 고객과의 관계를 더 끈끈하게 유지하면서 다른 경쟁사로 눈을 돌리지 못하게 만들기 위한 전략이 아닐까 생각된다.

 

정리해 보면, 글로벌 칩 메이커들은 하나의 큰 칩에서 여러 개의 작은 칩으로 변하는 과정에서 이들을 합치기 위해 저렴하고 효율적인 패키징 방법을 개발하고 있는 것이다. 패키징 공정을 담당하는 OSAT 뿐 아니라 파운드리 회사들도 새로운 패키징 기술을 개발하고 있다. 파운드리도 패키징을 놓을 수 없는 이유가 있은 것이다. 고객의 고민을 해결해 주겠다는 의지로 보인다. 파운드리 기술 경쟁과 같이 패키징 기술 경쟁도 치열해질 것으로 보인다. 앞으로 어떤 새로운 패키징 기술이 등장할지 기대된다.

 

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